//
// Generated by NVIDIA NVVM Compiler
// Compiler built on Fri Jul 25 04:36:16 2014 (1406288176)
// Cuda compilation tools, release 6.5, V6.5.13
//

.version 4.1
.target sm_30
.address_size 64

.global .texref texture0_RECT;

.visible .entry ShaderKernel_fxMedianFilter3x3H(
	.param .u64 ShaderKernel_fxMedianFilter3x3H_param_0,
	.param .u32 ShaderKernel_fxMedianFilter3x3H_param_1,
	.param .u32 ShaderKernel_fxMedianFilter3x3H_param_2,
	.param .u32 ShaderKernel_fxMedianFilter3x3H_param_3,
	.param .u32 ShaderKernel_fxMedianFilter3x3H_param_4,
	.param .u64 ShaderKernel_fxMedianFilter3x3H_param_5,
	.param .u64 ShaderKernel_fxMedianFilter3x3H_param_6
)
{
	.reg .pred 	%p<17>;
	.reg .s16 	%rs<5>;
	.reg .s32 	%r<14>;
	.reg .f32 	%f<37>;
	.reg .s64 	%rd<14>;


	ld.param.u64 	%rd3, [ShaderKernel_fxMedianFilter3x3H_param_0];
	ld.param.u32 	%r3, [ShaderKernel_fxMedianFilter3x3H_param_1];
	ld.param.u32 	%r4, [ShaderKernel_fxMedianFilter3x3H_param_2];
	ld.param.u32 	%r5, [ShaderKernel_fxMedianFilter3x3H_param_3];
	ld.param.u32 	%r6, [ShaderKernel_fxMedianFilter3x3H_param_4];
	cvta.to.global.u64 	%rd1, %rd3;
	mov.u32 	%r7, %ntid.x;
	mov.u32 	%r8, %ctaid.x;
	mov.u32 	%r9, %tid.x;
	mad.lo.s32 	%r1, %r7, %r8, %r9;
	mov.u32 	%r10, %ntid.y;
	mov.u32 	%r11, %ctaid.y;
	mov.u32 	%r12, %tid.y;
	mad.lo.s32 	%r2, %r10, %r11, %r12;
	setp.lt.s32	%p1, %r1, %r5;
	setp.lt.s32	%p2, %r2, %r6;
	and.pred  	%p3, %p1, %p2;
	@!%p3 bra 	BB0_4;
	bra.uni 	BB0_1;

BB0_1:
	cvt.rn.f32.s32	%f23, %r1;
	add.ftz.f32 	%f15, %f23, 0f3F000000;
	cvt.rn.f32.s32	%f24, %r2;
	add.ftz.f32 	%f16, %f24, 0f3F000000;
	add.ftz.f32 	%f9, %f15, 0fBF800000;
	add.ftz.f32 	%f22, %f16, 0f00000000;
	add.ftz.f32 	%f21, %f15, 0f3F800000;
	// inline asm
	tex.2d.v4.f32.f32 {%f5, %f6, %f7, %f8}, [texture0_RECT, {%f9, %f22}];
	// inline asm
	// inline asm
	tex.2d.v4.f32.f32 {%f11, %f12, %f13, %f14}, [texture0_RECT, {%f15, %f16}];
	// inline asm
	// inline asm
	tex.2d.v4.f32.f32 {%f17, %f18, %f19, %f20}, [texture0_RECT, {%f21, %f22}];
	// inline asm
	setp.gt.ftz.f32	%p4, %f7, %f13;
	selp.f32	%f25, %f13, %f7, %p4;
	setp.gt.ftz.f32	%p5, %f6, %f12;
	selp.f32	%f26, %f12, %f6, %p5;
	setp.gt.ftz.f32	%p6, %f5, %f11;
	selp.f32	%f27, %f11, %f5, %p6;
	setp.gt.ftz.f32	%p7, %f8, %f14;
	selp.f32	%f28, %f14, %f8, %p7;
	selp.f32	%f29, %f7, %f13, %p4;
	selp.f32	%f30, %f6, %f12, %p5;
	selp.f32	%f31, %f5, %f11, %p6;
	selp.f32	%f32, %f8, %f14, %p7;
	setp.gt.ftz.f32	%p8, %f29, %f19;
	selp.f32	%f33, %f19, %f29, %p8;
	setp.gt.ftz.f32	%p9, %f30, %f18;
	selp.f32	%f34, %f18, %f30, %p9;
	setp.gt.ftz.f32	%p10, %f31, %f17;
	selp.f32	%f35, %f17, %f31, %p10;
	setp.gt.ftz.f32	%p11, %f32, %f20;
	selp.f32	%f36, %f20, %f32, %p11;
	setp.gt.ftz.f32	%p12, %f25, %f33;
	selp.f32	%f1, %f25, %f33, %p12;
	setp.gt.ftz.f32	%p13, %f26, %f34;
	selp.f32	%f2, %f26, %f34, %p13;
	setp.gt.ftz.f32	%p14, %f27, %f35;
	selp.f32	%f3, %f27, %f35, %p14;
	setp.gt.ftz.f32	%p15, %f28, %f36;
	selp.f32	%f4, %f28, %f36, %p15;
	mad.lo.s32 	%r13, %r2, %r3, %r1;
	cvt.s64.s32	%rd2, %r13;
	setp.eq.s32	%p16, %r4, 0;
	@%p16 bra 	BB0_3;

	shl.b64 	%rd10, %rd2, 4;
	add.s64 	%rd11, %rd1, %rd10;
	st.global.v4.f32 	[%rd11], {%f3, %f2, %f1, %f4};
	bra.uni 	BB0_4;

BB0_3:
	shl.b64 	%rd12, %rd2, 3;
	add.s64 	%rd13, %rd1, %rd12;
	{
	.reg .b16 %temp;
	cvt.rn.ftz.f16.f32 	%temp, %f4;
	mov.b16 	%rs1, %temp;
}
	{
	.reg .b16 %temp;
	cvt.rn.ftz.f16.f32 	%temp, %f1;
	mov.b16 	%rs2, %temp;
}
	{
	.reg .b16 %temp;
	cvt.rn.ftz.f16.f32 	%temp, %f2;
	mov.b16 	%rs3, %temp;
}
	{
	.reg .b16 %temp;
	cvt.rn.ftz.f16.f32 	%temp, %f3;
	mov.b16 	%rs4, %temp;
}
	st.global.v4.u16 	[%rd13], {%rs4, %rs3, %rs2, %rs1};

BB0_4:
	ret;
}


